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#3639847

Um engenheiro precisa projetar um circuito sequencial síncrono que detecte a sequência não ordenada "011" ou "101", em um fluxo de bits de entrada serial. Ou seja, a saída deve ir para nível lógico '1' sempre que três bits consecutivos apresentarem exatamente dois '1's, independente da ordem. Em um projeto em nível de transferência de registros (Design RTL), o controlador deste detector de sequência é

  • um contador assíncrono de 3 bits que reinicia a cada três clocks.
  • um simples circuito combinacional conectado diretamente à entrada, sem elementos de memória.
  • uma Máquina de Estados Finitos (FSM) com pelo menos 4 estados para lembrar a história parcial dos bits recebidos.
  • um registrador de deslocamento de 8 bits com saída paralela conectada a um decodificador BCD.
  • uma Máquina de Estados Finitos (FSM) com pelo menos 6 estados para lembrar a história parcial dos bits recebidos.
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